반도체 면접 정리 #2

MOSFET 반도체 기판 위에 게이트 전극, 유전체, 소스/드레인 전극으로 구성되어 있고 전계에 의해 하부의 반도체 상태를 바꾸어 동작하는 소자.

 

Flat Band: 반도체의 에너지 밴드가 평탄한 상태. 

축적: 게이트에 음전압(-)를 인가하면 산화막 -p형 반도체 계면에 정공이 모여 축적되는 상태.

공핍: 게이트에 양전압(+) 인가시 하부 p형 반도체에서 정공을 밀어내어 정공이 없어진 상태.

반전: 게이트에 양전압(+)을 더 크게 증가시키면 반도체 표면에서의 에너지 밴드가 더욱 휘어져 p형 반도체와 산화막 계면에 강하게 반전된 n형층 형성.

 

증가형 MOSFET의 전류-전압 특성

차단 영역(Cut-off): Vgs < Vth일 때 드레인 전류 Ids = 0

선형 영역(Linear): Vgs >= Vth, Vds < Vgs - Vth 에서  드레인 전류는 게이트 전압과 드레인 전압에 영향 x

핀치오프(Pinch-Off): 채널이 형성된 상태에서 드레인 전압이 증가하여 Vds >= Vgs-Vth 되면 드레인 근처에서 채널이 끊어지는 현상이다.

포화 영역(Saturation): Vgs >= Vth, Vds >= Vgs - Vth 드레인 전류는 게이트 전압에 의해서만 영향 받음.

 

게이트 전압 문턱 전압: Vth = Vfb + Vdep + Vinversion (Vg > Vth : on, Vg < Vth : off)

Vfb = Φms - Qox/Cox

Vdep = Qd, max*tox/εox

Vinversion = 2ΦF

 

Vth 제어 방법.

1. Φms 조절 방법: NMOS n+ poly si, PMOS p+ poly si 사용하여 Vth 조절.

2. 기판농도 변경 방법: Si 표면 농도조절을 하게 되는데 이를 위해 불순물을 implant 한다.

3. 산화막의 Cox 제어: Cox 증가를 위해 tox 줄이는데 산화막 두께가 얇아질 경우 비유전율이 큰 HIGH - K 물질 사용.

4. 기판 효과: 기판에 (-) Back Bias 를 증가시키면 공핍층이 넓어져 문턱 전압 증가, (-) Back Bais 를 감소시키면 공핍층이 좁아져 문턱전압이 낮아진다.

 

드레인 전류 공식

 

Id = μ*Cox*W/L(Vg - Vt -1/2 Vd)Vd

if Vd is small (Vg - Vt = Vd)

Id,sat = 1/2(μn*Cox*W(Vg - Vth)^2/L

 

NMOS PMOS 동작 방식

 

NMOS = n형 소스 및 드레인과 p형 기판, Vss Good(Low Level), Vdd(Vdd - Vth) 

PMOS = p형 소스 및 드레인과 n형 기판, Vdd Good(High Level), Vss(Vss+Vth)

CMOS = NMOS + PMOS, Vg(0) → Vout (Vdd1), Vg(1) → Vout (Vss0)

 

PMOS 의 구동전류는 NMOS에 비해 2~3배 구동전류가 작고 결과적으로 CMOS Inverter의 스위칭 속도가 느리다.

1. PMOS의 채널폭을 NMOS 채널폭의 2~3배로 하여 구동전류를 같게 만들어주고 있다.

2. PMOS의 정공 이동도를 크게 만든다. PMOS의 경우 압축응력을 NMOS의 경우 인장응력이 작용할 때 각각 정공과 전자의 이동도가 개선된다.

 

Short Channel Effect 효과

 

1. Vth Roll-Off: Long Channel 대비 Short Channel 에서 적은 전계에서도 반전층 형성이 가능하여 더 낮은 Vt를 가진다.

2. Punch-through: S/D 공핍 영역이 채널 하부에서 직접 맞닿게 되면 게이트 전압과 관계없이 소스와 드레인 사이에 전류가 흐르게 되는 현상. Channel 이 짧아질수록 S/D영역이 맞닿을 가능성이 높아지므로 펀치스루 현상이 심해진다.

(기판의 농도를 높여 공핍 영역 길이를 줄여주면 완화할 수 있다.)

3. Hot Carrier Injection Effect: 전자에 에너지가 충분히 높으면 전자가 게이트 산화막에 주입되는 현상. 

전계를 낮추기 위해 드레인 영역의 도핑농도를 낮추어 완화할 수 있다. 이러한 목적으로 LDD 공정을 사용한다.

 

DIBL(Drain Induced Barrier Lowering) 

채널의 길이가 짧아질수록 드레인 전압증가에 의한 공핍 영역 증가에 영향을 받아 소스 - 채널간 장벽이 감소하고 이 때문에 Vth 이하에서 원래 흐르는 Subthreshold Leakage가 더 크게 증가하는 현상. 전압이 커질수록 더 심해지게 된다.

 

MOSFET 누설전류 

누설련류 = 전력소모, 모바일 제품에 반도체 제품을 사용할 경우에 배터리 소모가 과도하게 커질 수 있다.

 

1. Memory Array 구조에서 MOSFET에 인가된 전압 상태

WL(워드라인) 과 BL(비트라인)이 전부 0이거나 1인경우 Leakage Current 가 0이된다.

MOSFET 01 또는 MOSFET 10 은 WL과 BL이 ON/OFF 교차로 이루어져있어 게이트 유전막을 통한 Leakage Current 가 발생할 수 있다.

2. Subthreshold Leakage Vth 이하의 전압에서 채널 영역이 Weak Inversion 상태일때도 약한 전류가 흐르는 현상.

드레인 전압이 클수록 Subthreshold Leakage가 커지게 된며 이것을 DIBL이라 한다.

GIDL(Gate Induced Drain Leakage) Vg = 0V에서 발생하는 현상으로 D에 양전압, Gate 전압이 작을 때 d의 농도가 낮을 경우 d/s 계면에 Depletion 영역이 형성됨.